近日，楷登电子（美国 Cadence 公司，NASDAQ：CDNS）宣布其业界首个 LPDDR6/5X 内存 IP 系统解决方案成功完成流片。据公司透露，该方案经过优化后运行速率高达 14.4Gbps，较上一代 LPDDR DRAM 提升了 50%。这一技术突破为扩展 AI 基础架构提供了关键支持，满足新一代 AI 大模型、代理 AI 及其他计算密集型工作负载对内存带宽和容量的需求。

Cadence 的 LPDDR6/5X 内存 IP 系统解决方案严格遵循 JEDEC 标准，集成了先进的 PHY 架构和高性能控制器，旨在优化功耗、性能和面积（PPA）。该方案支持 LPDDR6 和 LPDDR5X 协议，能够灵活适应多种应用场景。此外，它还基于 Cadence Chiplet 框架设计，支持原生集成到传统单片 SoC 和多芯片系统架构中，实现异构 Chiplet 集成。据悉，包含上一代 LPDDR 的 Chiplet 框架已于 2024 年成功流片。

Cadence 高级副总裁兼芯片解决方案事业部总经理 Boyd Phelps 表示，随着数据中心从高性能计算（HPC）虚拟化向大规模 AI 训练和推理发展，内存接口的高效数据移动成为关键。LPDDR6 凭借其速度、带宽和功耗优势，成为加速计算的重要推动力。此次流片成功进一步巩固了 Cadence 在内存 IP 领域的领先地位。

该解决方案采用全新高性能、可扩展的架构，基于 Cadence 久经验证的 DDR5 12.8Gbps、LPDDR5X 10.7Gbps 和 GDDR7-36G 产品线。作为 Cadence LPDDR6 IP 系列的首款产品，它不仅支持 LPDDR6 和 LPDDR5X 标准，还兼容 LPDDR5X CAMM2。此外，LPDDR6 内存模型提供了全面的验证功能，包括协议检查、功能覆盖和验证计划，确保与 JEDEC 标准的兼容性。

新的 LPDDR6/5X IP 适用于 AI、移动、消费电子、企业 HPC 和云数据中心市场，为不同性能、容量和成本目标的产品提供了更大的灵活性。PHY 可针对多种封装和系统拓扑进行定制，并作为插入式硬核提供，加快了上市时间。而 LPDDR6/5X 控制器则以 RTL 软核形式交付，支持 Arm® AMBA® AXI 总线，进一步提升了功能与功耗的灵活性。

Cadence 的内存 IP 系统解决方案系列还包括 DDR、GDDR 和 HBM，均采用公司卓越的模拟/混合信号设计工具开发。当与基于 UCIe™ 的 Chiplet 框架结合使用时，LPDDR6/5X IP 可与其他先进内存和接口 IP 共同提供优化的解决方案，助力快速实现 Chiplet 设计。