近日，系统级验证EDA解决方案提供商芯华章科技与北京开源芯片研究院（简称“开芯院”）宣布合作，基于芯华章的P2E硬件验证系统双模验证平台，共同研究适用于RISC-V架构的高效验证方法学。此次合作以开芯院昆明湖四核设计为基础，目标是显著提升验证效率，解决RISC-V CPU设计中用例运行时间长和调试难度大的问题。

RISC-V处理器设计验证面临诸多挑战。传统方法中，原型验证（Prototyping）平台负责软件测试和性能分析，但由于调试能力有限，效率较低；硬件仿真（Emulation）平台则用于指令集随机验证和深度问题调试，但因与原型验证平台环境差异，可能导致问题无法复现，且运行速率较低。因此，开发一套高效的RISC-V验证方法学成为行业迫切需求。

芯华章的P2E硬件验证系统集成了原型验证和硬件仿真双模式，依托自主研发的一体化HPE Compiler，支持芯片设计的自动综合、智能分割、优化实现和深度调试。该平台通过统一芯片、硬件和软件，实现了两种验证模式的无缝集成，能显著缩短芯片验证周期，已被国内外多家头部芯片设计厂商采用。

在此次合作中，芯华章与开芯院充分利用P2E双模能力，开发了一套高效验证方法学。具体包括：基于相同验证环境和编译流程，同时构建Prototyping和Emulation数据库，确保平台间差异最小；在Prototyping数据库运行测试用例时，若遇到深层问题，可切换至Emulation数据库进行硬件调试；Emulation数据库提供灵活的触发器和全信号可视能力，为深层调试提供保障。

据2025年7月11日发布的研究成果显示，基于昆明湖四核设计，在相同验证环境下，Prototyping性能达到9.2MHz，Emulation性能为5.2MHz。Emulation平台开启Massive Probe功能，添加230万条信号用于核心调试，并通过Dynamic Trigger功能实现高速定位出错时间点。

此外，本次探索完全基于芯华章昭睿FusionFlex云平台进行部署和调试。这不仅简化了RISC-V IP的评估成本，还为设计公司提供了便捷的在线评估方式，有助于RISC-V IP的快速收敛和成熟。

开芯院唐丹博士表示：“RISC-V生态的繁荣需要高效验证技术支持。与芯华章的合作整合了双方资源，有望为RISC-V验证方法学带来突破，提升我国在开源芯片领域的技术竞争力。”芯华章联合CEO谢仲辉也指出，此次合作是推动国产EDA技术与开源芯片生态融合发展的重要一步，双方将为RISC-V处理器验证难题提供创新解决方案，助力其在更多领域的应用。