在人工智能、大数据等领域的快速发展中，排序作为一项核心计算模式，对算力和能效提出了极高的要求。然而，传统存算分离架构因数据频繁搬移导致的能耗和延迟问题，已经成为制约性能的瓶颈。据《自然电子》期刊报道，北京大学集成电路学院与人工智能研究院团队近期取得突破性进展，首次提出基于忆阻器的存算一体排序硬件架构，为解决这一难题提供了新思路。

该团队由杨玉超教授与陶耀宇研究员领衔，通过创新的“位读取”机制和“树节点跳跃”排序算法，成功摒弃了传统比较器网络，直接在忆阻器阵列中逐层锁定最大值或最小值，从而显著降低冗余操作，提升排序效率。此外，团队还提出了多阵列、位切片和多重组态三种跨阵列扩展策略，以支持更大规模数据处理。实验数据显示，这套系统在多种典型排序任务中表现优异，速度较传统ASIC提升15倍，能效提高67.1倍。

在实际应用中，该技术已成功落地于北京地铁路径规划和神经网络推理任务中，能够实时计算最短路径并支持可变稀疏度调整，展现了广阔的应用前景。尤其是在智能交通、边缘计算等领域，存算一体技术的潜力不容小觑。

值得注意的是，与高带宽存储器（HBM）依赖先进制程不同，忆阻器存算一体技术可基于成熟制程实现，如28纳米或40纳米工艺，大幅降低了制造门槛。这对当前在先进制程上受制于人的中国半导体产业而言，具有重要意义。目前，清华大学、中科院微电子所、复旦大学等多家机构也在积极探索存算一体技术。